有很多朋友在后臺(tái)咨詢怎么在編寫Verilog HDL代碼的同時(shí)“腦中有電路”，今天推薦一本圖書《Verilog HDL綜合實(shí)用教程》（英文-Verilog HDL Synthesis A Practical Primer (J. Bhasker) ），我們先看下這本書的定位：

迅速開始編寫可綜合的Verilog模型。

獲悉哪些語言結(jié)構(gòu)可用于綜合，這些結(jié)構(gòu)如何映射成硬件，以得到所期望的邏輯電路。

學(xué)習(xí)如何避免功能的不匹配。

立即開始使用許多常用的硬件元件模型，或針對應(yīng)用稍作修改后為己所用。

作者也是一位大佬：

J.Bhasker 是IEEE PAR 1364.1 Verilog Synthesis Interoperability Working Group(Verilog SIWG)的主席，該組織致力于建立用于RTL綜合的Verilog標(biāo)準(zhǔn)化子集。他是貝爾實(shí)驗(yàn)室所開發(fā)的ArchSyn綜合系統(tǒng)的主要設(shè)計(jì)者之一。他曾為AT&T和Lucent的許多設(shè)計(jì)師講授Verilog HDL語言和Verilog HDL綜合課程。他還著有另外一本暢銷書“A Verilog HDL Primer”（文末也會(huì)提供）。

就不過多的進(jìn)行介紹了，主要是內(nèi)容我給大家截幾張圖片看下：

書中基本所有的代碼都有相應(yīng)的電路，這種從代碼到電路的映射，會(huì)逐漸在你腦海里形成一個(gè)“習(xí)慣”，以后你再寫代碼的時(shí)候會(huì)逐漸在腦海中有這種電路。

審核編輯 ：李倩