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LVDS、PECL和CML輸出/入結(jié)構(gòu)介紹

h1654156047.8838 ? 來(lái)源:h1654156047.8838 ? 2025-06-07 15:52 ? 次閱讀
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1. PECL接口

PECL 由ECL 標(biāo)準(zhǔn)發(fā)展而來(lái),但在PECL 電路中使用的是正電源。PECL 信號(hào)的擺幅相對(duì)ECL 要小,這使得該邏輯更適合于高速數(shù)據(jù)的串行或并行連接。PECL 標(biāo)準(zhǔn)最初由Motorola 公司提出,經(jīng)過(guò)很長(zhǎng)一段時(shí)間才在電子工業(yè)領(lǐng)域推廣開(kāi)。

1.1 PECL輸出結(jié)構(gòu)

PECL 電路的輸出結(jié)構(gòu)如圖1 所示,包含一個(gè)差分對(duì)管和一對(duì)射隨器。輸出射隨器工作在正電源范圍內(nèi),其直流電流始終存在,這樣有利于提高開(kāi)關(guān)速度,保持較快的關(guān)斷時(shí)間。PECL 輸出的適當(dāng)端接是連接50? 電阻至(VCC-2V)電平。在這種端接條件下,OUT+與OUT-的典型值為(VCC-1.3V),輸出直流電流約為14mA。PECL 結(jié)構(gòu)的輸出阻抗很低,典型值約為(4-5)?,這表明它有很強(qiáng)的驅(qū)動(dòng)能力。但當(dāng)負(fù)載與PECL 的輸出端之間有一段傳輸線時(shí),低阻抗造成的背向端接失配將導(dǎo)致信號(hào)的高頻失真。

File0018218_02.jpg

1.2 PECL輸入結(jié)構(gòu)

PECL 輸入結(jié)構(gòu)如圖2 所示,它是一個(gè)具有高輸入阻抗的差分對(duì)。該差分對(duì)共模輸入電壓需偏置到(VCC-1.3V),這樣允許的輸入信號(hào)電平動(dòng)態(tài)范圍最大。
File0018218_04.jpg

2.CML接口

CML 是所有高速數(shù)據(jù)接口形式中最簡(jiǎn)單的一種,片內(nèi)輸入與輸出端接減少了設(shè)置工作條件所需的外圍器件數(shù)量。CML 輸出所提供的信號(hào)擺幅較小,從而功耗更低。此外,50? 背向終端匹配減小了背向反射,從而降低了高頻失真。

File0018218_06.jpg

2.1 CML輸出結(jié)構(gòu)

CML 的輸出電路形式是一個(gè)差分對(duì)管,該差分對(duì)的集電極電阻為50?,如圖3 所示。輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)管的開(kāi)關(guān)控制的。假定電流源的典型值為16mA,CML 輸出負(fù)載為上拉至VCC的50? 電阻,則單端CML 輸出信號(hào)的擺幅為VCC至(VCC-0.4V)。在這種情況下,CML 差分輸出信號(hào)擺幅典型值為800mV,共模電壓為(VCC-0.2V)。對(duì)同一個(gè)電流源來(lái)說(shuō),若CML 輸出采用交流耦合至50? 負(fù)載,這時(shí)的直流阻抗由50? 集電極電阻決定。CML 輸出共模電壓變?yōu)?VCC-0.4V) ,差分信號(hào)擺幅仍為800mV PP 。在交流和直流耦合情況下輸出波形如圖4 所示。

2.2 CML輸入結(jié)構(gòu)

CML 輸入結(jié)構(gòu)有幾個(gè)重要特點(diǎn),這也使它在高速數(shù)據(jù)傳輸中成為常用的方式。如圖5 。
File0018218_09.jpg

圖5. CML 輸入電路配置

3. LVDS****接口

LVDS 用于低壓差分信號(hào)點(diǎn)到點(diǎn)的傳輸,該方式有若干優(yōu)勢(shì),使其更具有吸引力。較小的信號(hào)擺幅使得功耗較低,一般負(fù)載阻抗為100? 的差分線上的電流不超過(guò)4mA。這一特征使得LVDS 適合做并行數(shù)據(jù)傳輸。此外信號(hào)的電平很低,從而使得該結(jié)構(gòu)可以在2.5V 的低電壓下工作。LVDS 輸入信號(hào)電壓可以從0V 到2.4V 變化,單端信號(hào)擺幅為400mV,這樣允許輸入共模電壓從0.2V 到2.2V 范圍內(nèi)變化,也就是說(shuō)LVDS 允許驅(qū)動(dòng)器接收器兩端地電勢(shì)有±1V 的落差。

3.1 LVDS輸出結(jié)構(gòu)

電路如圖6 所示。電路差分輸出阻抗典型值為100?,表III 列出了其它一些輸出指標(biāo)。
File0018218_11.jpg

圖6. LVDS 輸出結(jié)構(gòu)

3.2 LVDS輸入結(jié)構(gòu)

LVDS 輸入結(jié)構(gòu)如圖7 所示,IN+與IN-輸入差分阻抗為100?。為適應(yīng)共模電壓寬范圍內(nèi)的變化,輸入級(jí)還包括一個(gè)自適應(yīng)電平轉(zhuǎn)換電路,該電路將共模電壓設(shè)置為一固定值,該電路后面是一個(gè)施密特觸發(fā)器。施密特觸發(fā)器的輸入門(mén)限具有滯回特性,觸發(fā)器后級(jí)是差分放大器。

File0018218_13.jpg

File0018218_14.jpg

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