來源：內容由半導體行業(yè)觀察編譯自semiengineering

Chiplet是一種滿足持續(xù)增長的計算能力和 I/O 帶寬需求的方法，它將 SoC 功能拆分成更小的異構或同構芯片（稱為芯片集），并將這些Chiplet集成到單個系統(tǒng)級封裝 (SIP) 中，其中總硅片尺寸可能超過單個 SoC 的光罩尺寸。SIP 不僅包含傳統(tǒng)的封裝基板，還可能包含允許更高布線密度的中間中介層，從而能夠在單個標準或高級封裝中提升功能性和集成度。

本文將深入探討系統(tǒng)設計人員面臨的一些關鍵Chiplet設計和集成問題及決策。

系統(tǒng)分區(qū)

設計團隊需要考慮的首要問題是，設計中將包含哪些功能塊和功能，以及如何將這些功能劃分到不同的芯片組中。此外，設計人員還需要選擇每個功能塊最高效的半導體工藝節(jié)點。常見的高階細分方案可能是將計算芯片、IO 芯片和存儲功能劃分到不同的芯片組中。接下來，需要根據工藝節(jié)點選擇和芯片組劃分，權衡延遲、帶寬和功耗。

流程節(jié)點選擇

在最新的工藝節(jié)點中，AI 加速器中的計算芯片可能是優(yōu)化性能和功耗的理想選擇，但在該節(jié)點中實現(xiàn)緩存可能并不理想。緩存可能位于同一芯片上，但 SRAM 在最新節(jié)點上的擴展程度可能不如邏輯芯片，因此在成本較低的節(jié)點上實現(xiàn) SRAM 會更高效。此外，通過 2.5D 芯片到芯片接口進行片外延遲要求并不合適。一種選擇是 3D 實現(xiàn)，其中計算芯片位于最新節(jié)點 N 上，SRAM 和 IO 位于節(jié)點 N-1 或 N-2 上。一個例子是帶有第二代 3D V-Cache 的 AMD Ryzen7000X3D 處理器，它集成了 3D 堆疊計算和 SRAM 內存，如 AMD 分享新款第二代 3D V-Cache 芯片細節(jié)（高達 2.5 TB/s）中所示。

對于模擬功能或 IO 接口功能（例如 PCIe 或以太網），可能對延遲有更高的容忍度，最好將其實現(xiàn)在單獨的芯片組中，并通過 UCIe 接口連接到主芯片。為了節(jié)省成本，主芯片組可以采用較舊的工藝節(jié)點。

芯片間連接考慮因素

UCIe 已成為芯片組之間 die-to-die 連接的實際標準，但選擇 UCIe 配置需要考慮諸多因素。設計人員需要根據芯片組的工作負載了解帶寬需求。這可能包括主頻帶數據的帶寬，也包括用于控制和管理的側信道數據的帶寬。以 AI 服務器 IO 芯片組應用為例，UCIe 帶寬需求與以太網、UALink 或 PCIe 等接口 IP 相關。

設計人員有多種選擇，包括每條通道的數據速率以及是否使用具有更長距離的有機基板（UCIe 標準）或使用最小的灘涂和具有最小凸塊間距的先進封裝（UCIe 先進）。還需要在數據速率（范圍從 16G 到 64G）和需要多少條通道才能滿足芯片灘涂約束之間進行權衡?？捎玫臑┩靠赡軙鶕涌?IP PHY 布局而變化。根據芯片組的目標尺寸和/或長寬比，設計人員可以選擇將 PHY 排列在芯片邊緣的單行中。另一種選擇是將 PHY 雙層堆疊成列，這樣灘涂就會減半，但代價是 PHY 區(qū)域深度減小。

大多數 UCIe 應用都使用流式傳輸接口。設計人員必須確定從 UCIe 流式傳輸到接口 IP 的橋接器。選擇可以包括 AXI、ARM CXS 或即將推出的標準（例如 PXS）?？赡苄枰紤]如何將數據打包到可用資源中而不浪費帶寬、執(zhí)行時鐘交叉功能，以及決定數據是直接從 UCIe 點對點傳輸到接口 IP 還是傳輸到中間片上網絡 (NOC)，以便在芯片內部提供更靈活的連接。

先進封裝帶來新的能力和挑戰(zhàn)

如今，人們對封裝技術的關注從未如此強烈。這些進步帶來了巨大的機遇，但在為多芯片設計設計單個或多個芯片時，也帶來了更多挑戰(zhàn)。

設計人員需要決定如何在多裸片設計中互連芯片。與包含中介層或帶硅橋的中介層的2.5D架構相比，有機基板的成本更低，設計進度更快。對于更高級的用例，可能需要中間中介層來滿足所需的互連密度以及電源/接地和信號路徑。一旦選定中介層，就必須選擇成熟的硅中介層、較新的有機基板RDL中介層或帶硅橋的RDL中介層，以根據需要提供更密集的互連。硅中介層是成熟的技術，但隨著尺寸增大，成本也會隨之增加，并且由于脆性原因，其尺寸受到限制。RDL中介層旨在降低成本并提供更大的尺寸，以集成更大的系統(tǒng)和更多的硅含量。

在所有情況下，設計人員都面臨著新的挑戰(zhàn)，包括機械尺寸、信號完整性和電源完整性分析、單個芯片的熱分析以及它們之間的相互作用。為了滿足不同芯片、封裝和測試的要求，凸塊規(guī)劃和晶圓探針的放置也變得更加復雜。即使在同一種基板或中介層中，凸塊間距也可能存在差異，基板的典型值在 110 至 150 微米之間，中介層上使用的微凸塊間距在 25 至 55 微米之間。如果添加 3D 芯片堆疊，差異會更大，如圖 1 所示。

封裝挑戰(zhàn)的另一部分涉及測試規(guī)劃，包括對芯片進行晶圓探針訪問以提供已知良好的芯片（KGD），使用 IEEE 1838 協(xié)議和多芯片測試服務器來訪問可能無法直接從外部引腳訪問的芯片。

安全設計與驗證

IP 集成帶來了一些挑戰(zhàn)，包括與互操作性、驗證和安全性相關的問題。

一旦設計人員在異構或同構芯片組之間實現(xiàn)了系統(tǒng)分區(qū)，設計安全性方面就會出現(xiàn)新的考量。多芯片設計帶來了更廣泛的攻擊范圍，需要防范。首要問題是提供認證功能來驗證每個芯片組。然后，根據最終應用，設計人員可能需要提供信任根來處理敏感數據，并可能在系統(tǒng)之間傳遞密鑰以提供數據加密服務。設計人員還可以考慮安全啟動流程，以防止硬件和固件級別的外部篡改。設計人員還必須考慮保護跨關鍵接口（例如 PCIe 和 CXL 完整性和數據加密 (IDE)、DDR 和 LPDDR 內聯(lián)內存加密 (IME) 以及以太網 MACsec 功能）傳輸的數據。另一個選擇是支持 ARM 機密計算架構 (CCA)。

系統(tǒng)級仿真、模擬和原型設計是開發(fā)流程中至關重要的步驟，旨在確保功能和性能，從而一次性交付成功的芯片。協(xié)同設計工作應涵蓋芯片、軟件和系統(tǒng)組件，以實現(xiàn)最佳集成度和效率，讓設計人員能夠在芯片可用之前開發(fā)軟件。

由此可見，從構思到多裸片設計，需要考慮諸多因素并積累豐富的經驗。

參考鏈接：

https://semiengineering.com/chiplet-design-considerations/