在進(jìn)行時(shí)序等長(zhǎng)布線操作的時(shí)候，在布線操作的時(shí)候不管你是走蛇形線還是走折線，約束管理器會(huì)自動(dòng)幫你計(jì)算長(zhǎng)度、標(biāo)偏差，通過(guò)精確控制走線長(zhǎng)度，來(lái)實(shí)現(xiàn)信號(hào)的時(shí)序匹配。約束設(shè)計(jì)就是一套精準(zhǔn)的導(dǎo)航系統(tǒng)，能夠在走線的時(shí)候清楚的知道目標(biāo)在哪里，允許的誤差是多少、最小間距等。

上期我們介紹了如何使用cadence Allegro的規(guī)則“約束”孔，實(shí)現(xiàn)一鍵式快速生成孔；本期我們將教會(huì)大家如何利用約束管理器去約束我們的走線。

應(yīng)用場(chǎng)景

1.在DDR內(nèi)存布線的時(shí)候，數(shù)據(jù)線（DQ）、數(shù)據(jù)選通（DQS）、地址/控制線（ADDR_CTRL）的走線均有嚴(yán)格的等長(zhǎng)要求。使用等長(zhǎng)約束，將時(shí)序問(wèn)題變成一個(gè)可視化的、可執(zhí)行的、傻瓜式的操作。

2.對(duì)于高速差分信號(hào)，每一對(duì)差分線必須保證嚴(yán)格的等長(zhǎng)，否則信號(hào)質(zhì)量會(huì)急劇惡化。

3.多通道高速串行鏈路之間最好也做一定的等長(zhǎng)約束，避免不同的數(shù)據(jù)包信號(hào)到達(dá)時(shí)間相差太遠(yuǎn)，影響性能。精準(zhǔn)地使用等長(zhǎng)約束，才是資深打工人的體現(xiàn)，既能保證板子一次成功，又不會(huì)把自己累死在無(wú)關(guān)緊要的細(xì)節(jié)上！

運(yùn)行環(huán)境

1、操作系統(tǒng)：Win 11

2、cadence軟件配置：Allegro X Designer Plus 24.1-2024 P001 [9/4/2024] Windows SPB 64-bit EditionEdition

走線約束設(shè)置

1.打開(kāi)Cadence軟件，選擇產(chǎn)品Allegro X Designer Plus，點(diǎn)擊OK進(jìn)入軟件。

2.打開(kāi)規(guī)則約束管理器，點(diǎn)擊選擇Setup-Constraints-Electrical，在窗口中選擇Net-Routing-Relative Propagation Delay，查看走線約束。

3.網(wǎng)絡(luò)組（NCls）對(duì)象包含32個(gè)成員，可在頂級(jí)的網(wǎng)絡(luò)組對(duì)象中創(chuàng)建并應(yīng)用約束，通過(guò)此方式創(chuàng)建的約束可應(yīng)用到網(wǎng)絡(luò)組的所有成員中。展開(kāi)可查看該網(wǎng)絡(luò)組的所有的網(wǎng)絡(luò)名稱。

4.下圖為一個(gè)相對(duì)等長(zhǎng)規(guī)則約束，它包含了一個(gè)驅(qū)動(dòng)引腳（UU1.M18）和一個(gè)接收引腳（JP1.D24).其中Scope=Global表示此約束適用于所有對(duì)象；Delta：Tolerance=0mil：20mil表示所有類似引腳對(duì)都需要按照目標(biāo)引腳對(duì)的長(zhǎng)度進(jìn)行布線，誤差范圍控制在+/-20mil之內(nèi)。

5.規(guī)則約束管理器通過(guò)內(nèi)置的場(chǎng)求解器來(lái)管理和分析電氣規(guī)則。鼠標(biāo)右鍵點(diǎn)擊一個(gè)網(wǎng)絡(luò)組選擇Analyze。在相對(duì)延遲中的紅色數(shù)值代表該網(wǎng)絡(luò)與指定的長(zhǎng)度偏差超過(guò)了20mil；綠色數(shù)值則代表為安全范圍內(nèi)的值。

引腳延遲

1.將從芯片廠商獲取的準(zhǔn)確的引腳延遲信息表導(dǎo)入到Allegro軟件中，通過(guò)將Pin Delay屬性分配給元器件和定義的引腳，約束管理器就能將其納入差分對(duì)相位容差、最小/最大傳播延遲以及相對(duì)延時(shí)的DRC計(jì)算。

2.選擇菜單欄的File-Import-Pin Delay。打開(kāi)Pin Delay Import界面。

3.選擇Pin Delay延遲文件，系統(tǒng)會(huì)自動(dòng)進(jìn)行位號(hào)、封裝名稱以及延遲單位的匹配識(shí)別。接著點(diǎn)擊Import導(dǎo)入文件。

4.打開(kāi)規(guī)則約束管理器，導(dǎo)航到Properties-Componment-Pin Properties，點(diǎn)擊選擇General。

5.在Objects輸入位號(hào)u2進(jìn)行篩選，展開(kāi)篩選結(jié)果，可以看到Pin Delay已按表格進(jìn)行了映射，在表格中也支持手動(dòng)修改Pin 延遲值。

6.接著，我們可以查看增加了Pin Delay對(duì)于網(wǎng)絡(luò)延遲的影響，首先查看未添加引腳延遲時(shí)的實(shí)際傳播延遲為：1151.76mil。

7.接著使用引腳延遲，點(diǎn)擊引腳延遲數(shù)值107mil，再Pin1顯示的顏色變?yōu)榛疑珪r(shí)，鼠標(biāo)右鍵點(diǎn)擊Pin1選擇Use Pin Delay，將引腳延遲也添加到傳播延遲中。

8.此時(shí)的Pin Delay無(wú)顏色標(biāo)識(shí)，增加了引腳延遲后的實(shí)際傳播延遲值為：1258.76mil。最大實(shí)際延遲以綠色顯示，表明該值小于2010mil的約束值。

總結(jié)欄

本期主要介紹了Allegro中的走線的約束以及引腳延遲的具體約束方法，下一期我們將為大家呈現(xiàn)PCB走線的優(yōu)化，讓大家布線更加美觀！期待大家的在看與分享~