該CDCF5801A提供參考時鐘（REFCLK）信號的時鐘乘法，具有通過相位對齊器以僅1.3 mUI步長延遲或推進CLKOUT/CLKOUTB的獨特功能。對于DLYCTRL引腳上的每個上升沿，只要LEADLAG輸入在DLYCTRL上升沿時檢測到低信號，CLKOUT就會延遲1.3 mUI步長。同樣，對于DLYCTRL引腳上的每個上升沿，只要LEADLAG引腳在轉(zhuǎn)換期間為高電平，CLKOUT就會提前1.3 mUI步長。這種獨特的功能允許器件通過將需要對齊的時鐘饋送到DLYCTRL和LEADLAG引腳，在CLKOUT/CLKOUTB和系統(tǒng)中的任何其他CLK之間進行相位對齊（零延遲）。此外，它還能夠通過在 DLYCTRL 引腳上提供適當數(shù)量的邊沿來對固定延遲進行編程，同時將 LEADLAG 引腳捆綁到直流高電平或低電平。其他可能的應用包括：
*附件：cdcf5801a.pdf

• 將輸出時鐘信號的上升沿與輸入時鐘上升沿對齊
• 在需要很長的 PLL 反饋線的應用中避免 PLL 不穩(wěn)定
• 抖動和數(shù)字開關噪聲隔離
• 在具有良好 ppm 頻率穩(wěn)定性的系統(tǒng)中限制抖動

該CDCF5801A具有故障安全上電初始化狀態(tài)機，支持在所有上電條件下正常運行。

該CDCF5801A提供參考時鐘 （REFCLK） 信號的時鐘乘法和分頻。該器件經(jīng)過優(yōu)化，從輸入到輸出的抖動影響極低。前分壓器引腳 MULT[0：1] 和后分頻器引腳 P[0：2] 提供倍頻比和分頻比選擇，生成 25 MHz 至 280 MHz 的 CLKOUT/CLOUTKB 頻率，時鐘輸入基準 （REFCLK） 范圍為 12.5 MHz 至 240 MHz。有關詳細的頻率支持，請參閱。引腳 MULT[0：1] 和 P[1：2] 的選擇決定了 1、2、4 或 8 的乘法值。該CDCF5801A提供多種掉電/高阻抗模式，可通過引腳 P0、STOPB 和 PWRDN 進行選擇。該CDCF5801A的另一個獨特功能是時鐘輸入引腳 REFCLK 通過改變 VDDREF 引腳上的電壓來實現(xiàn)高靈敏度和寬共模范圍。時鐘信號輸出 CLKOUT 和 CLKOUTB 可以獨立用于生成單端時鐘信號。CLKOUT/CLKOUTB 輸出也可以組合生成適用于 LVDS、LVPECL 或 HSTL/SSTL 信號的差分輸出信號。該CDCF5801A的特性是在 -40°C 至 85°C 的自由空氣溫度下工作。

特性

• 低抖動時鐘倍增器：×1、×2、×4、×8
• 故障安全上電初始化
• 1.3 mUI 的可編程雙向延遲步長
• 輸出頻率范圍為 25 MHz 至 280 MHz
• 輸入頻率范圍為 12.5 MHz 至 240 MHz
• 低抖動產(chǎn)生
• 單端 REFCLK 輸入，具有可調(diào)觸發(fā)電平（適用于 LVTTL、HSTL 和 LVPECL）
• 差分/單端輸出
• 輸出可驅(qū)動LVPECL、LVDS和LVTTL
• 三種電源工作模式，可最大限度地降低功耗
• 低功耗（280 MHz/3.3 V 時< 190 mW）
• 采用收縮小外形封裝 （DBQ） 封裝
• PLL 無需外部元件
• 擴頻時鐘跟蹤能力可降低 EMI （SSC）
• 應用
  • 視頻圖形
  • 游戲產(chǎn)品
  • 數(shù)據(jù)通信
  • 電信
  • FPGA 創(chuàng)建的降噪

參數(shù)

?1. 產(chǎn)品概述?
CDCF5801A是德州儀器（TI）推出的低抖動時鐘乘法器芯片，具有延遲控制和相位對齊功能，適用于視頻圖形、數(shù)據(jù)通信、電信等高精度時鐘需求場景。核心特性包括：

• 支持×1/×2/×4/×8時鐘乘法
• 可編程雙向延遲步進（1.3 mUI步長）
• 輸入頻率范圍：12.5 MHz–240 MHz
• 輸出頻率范圍：25 MHz–280 MHz
• 低功耗設計（<190 mW @280 MHz/3.3V）

?2. 關鍵功能?

• ?相位對齊?：通過DLYCTRL和LEADLAG引腳實現(xiàn)輸出時鐘的精確相位調(diào)節(jié)（延遲/提前）。
• ?多模式配置?：
  • 通過MULT[0:1]選擇預分頻系數(shù)（×1/×2/×4/×8/×16）
  • 通過P[0:2]設置后分頻系數(shù)（div2/div4/div8/div16）
• ?電源管理?：支持正常模式、時鐘停止模式（STOPB控制）和斷電模式（PWRDNB控制）。

?3. 電氣特性?

• ?工作電壓?：3V–3.6V（VDDP/VDDPA/VDDO）
• ?抖動性能?：
  • 典型周期抖動（RMS）：4–20 ps（取決于頻率配置）
  • 相位抖動（100 kHz–40 MHz帶寬）：15–80 ps
• ?封裝?：24引腳SSOP（DBQ），工作溫度-40°C至85°C。

?4. 典型應用?

• 消除FPGA噪聲的時鐘同步
• 長反饋線PLL系統(tǒng)的穩(wěn)定性優(yōu)化
• 視頻/游戲設備的低EMI時鐘生成
• 數(shù)據(jù)通信中的時鐘去偏斜（文檔圖9展示了與CDCV304緩沖器的級聯(lián)方案）

?5. 設計注意事項?

• ?VDDREF配置?：建議直接連接VDD以兼容PECL等差分輸入。
• ?延遲控制限制?：每32個DLYCTRL上升沿中可能有1–2個無效（需避免高頻調(diào)節(jié)）。
• ?初始化時間?：上電至穩(wěn)定輸出需≤3 ms。