“我們基于 HDL Verifier 的新工作流程的一個(gè)明顯優(yōu)勢(shì)是能夠快速識(shí)別缺陷來(lái)源?！?—— Steffen L?bel，NXP

作者：來(lái)自 NXP的Steffen L?bel 和 Jan Hahlbeck

*本文內(nèi)容采用了機(jī)器翻譯

信號(hào)處理集成電路（IC）設(shè)計(jì)的驗(yàn)證帶來(lái)了一些獨(dú)特的挑戰(zhàn)，這些挑戰(zhàn)可能會(huì)給傳統(tǒng)的測(cè)試方法帶來(lái)壓力。濾波器、混頻器和其他高級(jí)信號(hào)處理功能的算法復(fù)雜性需要嚴(yán)格的驗(yàn)證，以確保實(shí)施的 IC 能夠按照位真精度按預(yù)期運(yùn)行。此外，由于 IC 通常在各種可能的輸入和配置下運(yùn)行，因此必須評(píng)估極端情況——罕見(jiàn)但關(guān)鍵的情況，這些情況可能會(huì)避開(kāi)專注于預(yù)定義、可預(yù)測(cè)序列的測(cè)試計(jì)劃。

我在 NXP 的團(tuán)隊(duì)采用了一種新的 IC 驗(yàn)證工作流程來(lái)應(yīng)對(duì)這些挑戰(zhàn)?；?MATLAB，Simulink 和 HDL Verifier，該工作流程結(jié)合了約束隨機(jī)驗(yàn)證和通用驗(yàn)證方法 (UVM) 技術(shù)來(lái)驗(yàn)證邊緣情況并使用隨機(jī)輸入探索狀態(tài)空間，同時(shí)通過(guò)約束保持控制（圖 1）。在這個(gè)最近用來(lái)驗(yàn)證汽車行業(yè)收音機(jī)調(diào)諧器 IC 的工作流程中，MATLAB 和 Simulink 模型使用 HDL Verifier 導(dǎo)出為 SystemVerilog DPI-C 組件，并作為參考模型集成到我們基于 Cadence Xcelium 仿真器的驗(yàn)證環(huán)境的驗(yàn)證測(cè)試平臺(tái)中。這種方法不僅使我們能夠?qū)Ⅱ?yàn)證時(shí)間縮短 20% 到 30%，而且還使我們能夠提高測(cè)試覆蓋率并在開(kāi)發(fā)早期發(fā)現(xiàn)更多實(shí)施缺陷。

圖 1. IC 驗(yàn)證工作流程結(jié)合了約束隨機(jī)驗(yàn)證和 UVM 技術(shù)。

新舊工作流程對(duì)比

過(guò)去測(cè)試類似的 IC 設(shè)計(jì)時(shí)，我們通常使用MATLAB為整個(gè)系統(tǒng)生成輸入刺激。然后，我們會(huì)在 MATLAB 或 Simulink 中運(yùn)行模擬，并將結(jié)果作為黃金參考模式。一旦 RTL 實(shí)現(xiàn)完成，我們將對(duì) DUT 施加相同的刺激并根據(jù)黃金參考檢查其結(jié)果。雖然這種方法有效，但也有一些缺點(diǎn)。首先，驗(yàn)證大部分是端到端的，由于所有組件都是一起測(cè)試的，因此很難確定缺陷的根本原因。其次，約束隨機(jī)驗(yàn)證不易進(jìn)行。因此，雖然常見(jiàn)場(chǎng)景和用例得到了驗(yàn)證，但許多邊緣情況卻沒(méi)有得到驗(yàn)證。第三，它沒(méi)有遵循 UVM，而 UVM 已經(jīng)成為我們實(shí)現(xiàn)測(cè)試平臺(tái)的標(biāo)準(zhǔn)框架。

相比之下，新的工作流程使得我們能夠在 HDL 仿真環(huán)境（Cadence Xcelium）中直接重用現(xiàn)有的 MATLAB 和 Simulink 參考模型。參考模型中的每個(gè)組件都與 DUT 中的對(duì)應(yīng)組件相對(duì)應(yīng)。例如，圖 2 所示的示例信號(hào)處理鏈包括在 Simulink 中建模的濾波器，后跟混頻器和在 MATLAB 中建模的第二個(gè)濾波器。我們使用 HDL Verifier 為帶有 SystemVerilog DPI-C 包裝器的模型生成 C 代碼，使我們能夠?qū)⒚總€(gè)組件集成到測(cè)試臺(tái)中。

在 HDL 仿真環(huán)境中，參考模型組件和 DUT 組件會(huì)并行運(yùn)行。與此同時(shí)，一個(gè)充當(dāng) UVM 記分板角色的檢查器會(huì)實(shí)時(shí)評(píng)估它們的輸出。該檢查器會(huì)對(duì)每一個(gè)關(guān)聯(lián)組件對(duì)（例如，參考模型的混頻器與 DUT的混頻器）的輸出以及整個(gè)端到端鏈路的輸出，進(jìn)行行為一致比較。

圖 2. 用于比較 MATLAB 和 Simulink 生成的參考模型組件（頂行）的結(jié)果與相應(yīng) DUT 組件（底行）的結(jié)果的并行結(jié)構(gòu)。

隨機(jī)化輸入并可視化結(jié)果

在測(cè)試臺(tái)上運(yùn)行初步測(cè)試（在本例中使用一組預(yù)定義的 AM、FM 和數(shù)字音頻廣播 (DAB) 無(wú)線電流）以驗(yàn)證信號(hào)處理算法的基本功能后，工作流程的下一步是約束隨機(jī)驗(yàn)證。此階段涉及大量模擬，其中設(shè)計(jì)的所有配置設(shè)置都被分配了約束范圍內(nèi)的隨機(jī)值。例如，我們改變混頻器設(shè)置、濾波器設(shè)置、延遲、增益和其他關(guān)鍵配置參數(shù)，并運(yùn)行模擬來(lái)評(píng)估每組隨機(jī)配置選項(xiàng)的設(shè)計(jì)性能。

對(duì)于每個(gè)測(cè)試，我們可以查看詳細(xì)的結(jié)果，包括所使用的具體設(shè)置、用作 IP 刺激的輸入、參考模型實(shí)現(xiàn)的結(jié)果、RTL 實(shí)現(xiàn)的結(jié)果以及檢查器比較的結(jié)果（圖 3）。

圖 3. 波形顯示顯示隨機(jī) IP 寄存器設(shè)置、IP 輸入、RTL 輸出、參考模型輸出和檢查器統(tǒng)計(jì)數(shù)據(jù)。

我們還審查了顯示一系列完整組件的匯總結(jié)果的報(bào)告（圖 4）。這些報(bào)告顯示了對(duì)鏈中每個(gè)組件執(zhí)行的檢查次數(shù)以及錯(cuò)誤數(shù)量 - 即在 RTL 和參考模型輸出之間發(fā)現(xiàn)的差異數(shù)量。

圖 4. 顯示多個(gè)組件的測(cè)試結(jié)果的摘要報(bào)告。其中，對(duì) H6 組件的測(cè)試發(fā)現(xiàn)了 45 個(gè)錯(cuò)誤。

當(dāng)發(fā)現(xiàn)錯(cuò)誤時(shí)，我們會(huì)檢查 MATLAB 或 Simulink 中的參考模型實(shí)現(xiàn)，并檢查 RTL 實(shí)現(xiàn)。在某些情況下，我們已經(jīng)將差異的根源追溯到原始參考設(shè)計(jì)，但問(wèn)題更多時(shí)候源于 RTL 實(shí)現(xiàn)錯(cuò)誤。無(wú)論哪種情況，一旦缺陷被診斷和糾正，我們就會(huì)重新運(yùn)行測(cè)試模擬，以驗(yàn)證修復(fù)是否完全解決了參考模型和 RTL 實(shí)現(xiàn)之間的任何差異。

關(guān)鍵改進(jìn)和后續(xù)步驟

我們基于 HDL Verifier 的新工作流程的一個(gè)明顯優(yōu)勢(shì)是能夠快速識(shí)別缺陷來(lái)源。與依賴端到端測(cè)試的方法相比，面向 UVM 的方法可以進(jìn)行組件級(jí)和系統(tǒng)級(jí)測(cè)試（就像我們所應(yīng)用的方法一樣），從而更容易地查明具有缺陷的子系統(tǒng)以及可用于復(fù)制缺陷的該組件的特定刺激。

此外，由于隨機(jī)設(shè)置通常以設(shè)計(jì)工程師未曾預(yù)料到的方式測(cè)試系統(tǒng)，與專注于成熟用例的傳統(tǒng)測(cè)試計(jì)劃相比，新的工作流程有助于在開(kāi)發(fā)過(guò)程中更早地發(fā)現(xiàn)實(shí)施缺陷。簡(jiǎn)而言之，我們無(wú)需人工檢查即可發(fā)現(xiàn)缺陷，也無(wú)需花時(shí)間考慮要測(cè)試的異常場(chǎng)景和邊緣情況。

我們能夠在 HDL 仿真中重復(fù)使用現(xiàn)有的 MATLAB 和 Simulink 模型，并且這種重復(fù)使用的好處會(huì)在 IC 的每次后續(xù)旋轉(zhuǎn)或修訂中繼續(xù)疊加。綜合起來(lái)，這些優(yōu)勢(shì)使我們?cè)跓o(wú)線電信號(hào)處理 IC 上實(shí)現(xiàn)了驗(yàn)證時(shí)間的大幅縮短，最高可達(dá) 30%?；谶@一指標(biāo)以及我們已實(shí)現(xiàn)的其他優(yōu)勢(shì)，其他 NXP 團(tuán)隊(duì)正在尋求采用相同的工作流程來(lái)開(kāi)發(fā)雷達(dá) IC 和其他 IC 設(shè)計(jì)的無(wú)線電前端。