文章來源：Jeff的芯片世界

原文作者：Jeff的芯片世界

本文主要講述TSV的工藝技術(shù)。

硅通孔（Through Silicon Via，TSV）技術(shù)是一種通過在硅介質(zhì)層中制作垂直導(dǎo)通孔并填充導(dǎo)電材料來實現(xiàn)芯片間垂直互連的先進(jìn)封裝技術(shù)。作為三維系統(tǒng)級封裝（3D-SiP）的核心技術(shù)，TSV能夠顯著縮短互連路徑，降低寄生電容和電感，從而提升系統(tǒng)性能、降低功耗，并支持器件小型化與異構(gòu)集成。與傳統(tǒng)水平的引線鍵合和倒裝芯片互連相比，TSV實現(xiàn)了芯片在垂直方向的堆疊與連接，被視為第三代封裝互連技術(shù)的重要代表。

TSV制造工藝概述

TSV制造主要包括通孔形成、側(cè)壁涂層和導(dǎo)體填充三大步驟。

1.通孔形成

通孔形成通常采用深反應(yīng)離子刻蝕（DRIE）、激光鉆孔或濕法刻蝕等方法。其中，Bosch刻蝕作為主流的干法刻蝕工藝，通過刻蝕與鈍化的交替循環(huán)，實現(xiàn)高深寬比的通孔刻蝕，深度可達(dá)數(shù)百微米，但也存在扇形側(cè)壁、微觀負(fù)載效應(yīng)等問題，需通過優(yōu)化射頻功率、氣體流量等參數(shù)改善。激光鉆孔利用高能激光束進(jìn)行光熱燒蝕，具有高精度、無機(jī)械磨損的優(yōu)點(diǎn)，但易產(chǎn)生熱影響區(qū)和濺渣沉積，可通過多脈沖紫外激光或添加掩膜等方式解決。濕法刻蝕早期使用KOH溶液，成本低但側(cè)壁不垂直且易污染，現(xiàn)代改進(jìn)工藝如HNA刻蝕體系、TMAH工藝和光輔助電化學(xué)刻蝕提高了通孔圓度和CMOS兼容性。

2.側(cè)壁涂層

TSV側(cè)壁涂層包括絕緣層、阻擋層和種子層，直接影響電氣性能與可靠性。絕緣層常用SiO?，通過熱氧化法、PECVD或HDPCVD制備，用于防止漏電和串?dāng)_；阻擋層采用Ti、TiN或Ta等材料，通過原子層沉積、化學(xué)鍍或濺射工藝沉積，防止金屬離子擴(kuò)散并提升粘合度；種子層如Ti/Cu或Ti/Au薄層，通過濺射形成，影響后續(xù)填充機(jī)制，高深寬比TSV中需解決涂層均勻性問題，可引入化學(xué)鍍CoWB等材料優(yōu)化。

3.導(dǎo)體填充

導(dǎo)體填充以電鍍法為主，核心挑戰(zhàn)是避免電鍍角效應(yīng)導(dǎo)致的空洞。采用Cu-Ni、Cu-W等新型填充材料可提升填充速率與質(zhì)量；周期性反向脈沖（PPR）電鍍能細(xì)化晶粒、實現(xiàn)無空洞填充，但填充時間較長，需通過調(diào)整鍍液添加劑縮短周期。添加劑的使用需精確控制成分與比例，單一添加劑也可降低工藝復(fù)雜度。超聲波輔助電鍍通過聲流與空化效應(yīng)加速傳質(zhì)，提高填充速度與質(zhì)量，且能減少添加劑使用，但需控制超聲波功率以避免降低銅與側(cè)壁的黏附性。

TSV鍵合工藝與應(yīng)用

TSV鍵合工藝主要包括焊錫凸點(diǎn)、銅柱凸點(diǎn)（CPB）和混合鍵合。電鍍法是主流的凸點(diǎn)制備方式，通過光刻膠控制尺寸，但工序復(fù)雜、焊料成分難調(diào)控；非光刻工藝可低成本制備Sn-3.5Ag凸點(diǎn)，而焊膏壓印工藝通過模板壓印和回流焊簡化流程，但受模板限制難用于超細(xì)間距TSV，可結(jié)合激光邊緣技術(shù)改善。銅柱凸點(diǎn)結(jié)合光刻與電鍍，在TSV上形成高銅柱并鍍薄焊錫膜，實現(xiàn)更小間距、避免橋接，且散熱性和機(jī)械強(qiáng)度高，但熱處理中易形成金屬間化合物，需添加鎳層解決；焊錫注模（IMS）工藝可制備無鉛凸點(diǎn)，但需耐高溫光刻膠材料。混合鍵合實現(xiàn)介質(zhì)層與金屬（如銅）界面的無縫鍵合，通過表面處理提高親水性和降低粗糙度，再經(jīng)退火增強(qiáng)鍵合強(qiáng)度，但成本較高，且需優(yōu)化等離子體處理以避免Cu?O形成。

TSV技術(shù)應(yīng)用廣泛，涵蓋低密度與高密度場景。低密度應(yīng)用如單個MEMS器件，通過TSV實現(xiàn)電信號從晶圓正面到背面的傳導(dǎo)，并將MEMS堆疊在CMOS芯片上，例如慣性傳感器集成，采用DRIE、MOCVD沉積銅等工藝。

高密度應(yīng)用包括傳感器/MEMS陣列與CMOS集成，如CMOS圖像傳感器（CIS），索尼IMX400采用三層堆疊結(jié)構(gòu)，通過TSV與重布線層互聯(lián)，TSV最小直徑達(dá)2.5μm。中介層技術(shù)（2.5D集成）作為芯片與封裝基板間的襯底，應(yīng)用于多芯片集成與I/O再分配，如光電異構(gòu)集成系統(tǒng)。多層與晶圓堆疊用于3D封裝與高帶寬存儲器（HBM）互聯(lián)，通過TSV與微凸點(diǎn)連接，實現(xiàn)薄形化晶圓堆疊，減小間隙與總厚度。

在具體應(yīng)用方向上，TSV可分為背面連接、2.5D封裝和3D封裝。背面連接用于CMOS圖像傳感器和SiGe功率放大器，通過TSV替代引線鍵合，減小模組尺寸并簡化晶圓級封裝。2.5D封裝如FPGA器件，使用硅中介層實現(xiàn)密切連接，解決大尺寸芯片技術(shù)難題。3D封裝以存儲器堆疊為代表，如寬I/O DRAM，降低封裝高度與功耗，提升帶寬。

TSV技術(shù)優(yōu)勢與挑戰(zhàn)

TSV技術(shù)的主要優(yōu)勢包括縮短互連長度以降低信號延遲、電容和電感，從而提升通信速度與帶寬，同時降低功耗；支持垂直堆疊，實現(xiàn)器件小型化；促進(jìn)異構(gòu)集成，高效整合邏輯、內(nèi)存和MEMS等不同功能芯片。

然而，TSV也面臨制造成本高、工藝復(fù)雜、熱應(yīng)力問題等挑戰(zhàn)。成本高源于深硅刻蝕、電鍍填充等復(fù)雜步驟；熱應(yīng)力因銅與硅的熱膨脹系數(shù)差異，可能導(dǎo)致介質(zhì)層開裂或分層；工藝涉及刻蝕、涂層、填充和平坦化等多步驟，對精度要求極高。

未來展望與發(fā)展方向

TSV技術(shù)持續(xù)優(yōu)化，推動3D-SiP向更高效、可靠的三維集成發(fā)展。未來創(chuàng)新方向包括通孔尺寸縮減、晶圓減薄、材料與工藝改進(jìn)，以及應(yīng)對散熱、信號傳輸和可靠性挑戰(zhàn)。

企業(yè)如臺積電通過CoWoS和InFO技術(shù)提升TSV產(chǎn)能，加速HBM商業(yè)化；三星電子在HBM封裝中推動高層數(shù)堆疊；英特爾利用Foveros 3D封裝實現(xiàn)邏輯與內(nèi)存芯片整合；國內(nèi)企業(yè)在CIS等領(lǐng)域?qū)崿F(xiàn)技術(shù)突破，增強(qiáng)產(chǎn)業(yè)鏈競爭力。隨著集成電路封裝需求增長，TSV將在5G、人工智能、自動駕駛等領(lǐng)域發(fā)揮關(guān)鍵作用，但仍需解決可靠性、散熱和測試等問題以促進(jìn)廣泛應(yīng)用。