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fpga設(shè)計(jì)

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

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fpga設(shè)計(jì)技術(shù)

基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問(wèn)題，把感興趣的目標(biāo)從背景圖像中提取出來(lái)，而經(jīng)常使用的是簡(jiǎn)單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標(biāo)簽：fpga FPGA設(shè)計(jì)算法 3.8k 0

LVDS差分信號(hào)輸入輸出的處理方法

最近調(diào)試芯片遇到一個(gè)選擇題，需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn)，是選用LVDS差分接口還是CMOS單端接口。

2023-06-16 標(biāo)簽：CMOS FPGA設(shè)計(jì)差分信號(hào) 3.8k 0

技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長(zhǎng)，加上越來(lái)越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。

2019-06-27 標(biāo)簽：PCB FPGA設(shè)計(jì) 3.7k 0

嘮一嘮解決FPGA約束中時(shí)序不收斂的問(wèn)題

FPGA時(shí)序不收斂，會(huì)出現(xiàn)很多隨機(jī)性問(wèn)題，上板測(cè)試大概率各種跑飛，而且不好調(diào)試定位原因，所以在上板測(cè)試前，先優(yōu)化時(shí)序，再上板。

2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)寄存器 RAM 3.6k 0

FPGA純verilog代碼實(shí)現(xiàn)圖像縮放

本設(shè)計(jì)將常用的雙線性插值和鄰域插值算法融合為一個(gè)代碼中，通過(guò)輸入?yún)?shù)選擇某一種算法

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)RAM RGB 3.6k 0

Verilog常用的循環(huán)語(yǔ)句及用途

本文主要介紹verilog常用的循環(huán)語(yǔ)句，循環(huán)語(yǔ)句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。

2023-05-12 標(biāo)簽：fpga FPGA設(shè)計(jì)verilog 3.6k 0

基于FPGA的EnDat接口編碼器數(shù)據(jù)采集設(shè)計(jì)

EnDat接口是HEIDENHAIN專為編碼器設(shè)計(jì)的數(shù)字式、全雙工同步串行的數(shù)據(jù)傳輸協(xié)議，具有傳輸速度快、功能強(qiáng)大、連線簡(jiǎn)單、抗干擾能力強(qiáng)等優(yōu)點(diǎn)，是編碼...

2019-01-01 標(biāo)簽：FPGA設(shè)計(jì) 3.6k 0

基于FPGA的Petri網(wǎng)的硬件實(shí)現(xiàn)

Petri網(wǎng)是異步并發(fā)現(xiàn)象建模的重要工具，Petri網(wǎng)的硬件實(shí)現(xiàn)將為并行控制器的設(shè)計(jì)提供一種有效的途徑.本文在通用的EDA軟件Max+PlusII中，研...

2019-01-01 標(biāo)簽：FPGA設(shè)計(jì)Petri網(wǎng) 3.6k 0

FPGA設(shè)計(jì)時(shí)的五大注意事項(xiàng)盤點(diǎn)

雖然目標(biāo)應(yīng)用和開(kāi)發(fā)團(tuán)隊(duì)的成員不同，但有些FPGA設(shè)計(jì)顯然有一些通病，使設(shè)計(jì)從工程師坐下來(lái)寫第一行HDL程序代碼時(shí)，就注定了項(xiàng)目失敗的命運(yùn)。在我的職業(yè)生...

2018-07-05 標(biāo)簽：fpga fpga設(shè)計(jì) 3.6k 0

使用ISERDES接收高速串行數(shù)據(jù)

高速信號(hào)傳輸過(guò)程中，并行傳輸因?yàn)榫€路同步難，抗干擾性差等缺點(diǎn)逐漸被串行技術(shù)取代；通過(guò)提高傳輸速率的方法，串行傳輸也可以實(shí)現(xiàn)很高的傳輸速度。

2023-06-16 標(biāo)簽：轉(zhuǎn)換器 FPGA設(shè)計(jì)DDR 3.5k 0

教你如何利用verilog輕松實(shí)現(xiàn)高分辨率DDS

上圖就是DDS的的FPGA實(shí)現(xiàn)框圖，完整的DDS還應(yīng)該在外面有DAC和低通濾波器的，然而很多時(shí)候我們是不需要這兩個(gè)的，因?yàn)樯蠄D的DDS輸出的信號(hào)就在數(shù)字...

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)ROM 低通濾波器 3.5k 0

m序列的verilog實(shí)現(xiàn)以及使能信號(hào)解決跨時(shí)終域問(wèn)題

根據(jù)《通信原理》一書(shū)可知，m序列是最長(zhǎng)線性反饋移位寄存器的簡(jiǎn)稱，它產(chǎn)生的偽隨機(jī)序列的周期與其反饋移存器級(jí)數(shù)有關(guān);

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)移位寄存器 BPSK 3.5k 0

如何FPGA內(nèi)部的RAM進(jìn)行讀改寫操作

存儲(chǔ)器是FPGA設(shè)計(jì)中的常用單元，對(duì)存儲(chǔ)器的操作，最基礎(chǔ)的就是讀寫操作，還有一種就是讀改寫操作，即先讀出存儲(chǔ)器中的數(shù)據(jù)，對(duì)其進(jìn)行修改后，再寫入存儲(chǔ)器。這...

2023-09-28 標(biāo)簽：fpga FPGA設(shè)計(jì)存儲(chǔ)器 3.4k 0

如何使用Power Design Manager(PDM)進(jìn)行功耗評(píng)估？

在基于FPGA和 SoC器件的產(chǎn)品設(shè)計(jì)過(guò)程中，從器件選擇到系統(tǒng)級(jí)電源設(shè)計(jì)、散熱設(shè)計(jì)，電源功率估算對(duì)于設(shè)計(jì)方案確定至關(guān)重要；早

2023-10-08 標(biāo)簽：電源設(shè)計(jì)FPGA設(shè)計(jì)PDM 3.4k 0

Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語(yǔ)

在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹(shù)內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時(shí)鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)SDR RTL 3.4k 0

tcl局部編輯以最小的代價(jià)完成最大的改動(dòng)

第一步所指的Design通常是完全布局布線后的設(shè)計(jì)，如果是在工程模式下，可以直接在IDE中打開(kāi)實(shí)現(xiàn)后的設(shè)計(jì)，若是僅有DCP文件，不論是工程模式或是非工程...

2019-07-25 標(biāo)簽：FPGA設(shè)計(jì)TCL 手動(dòng)布線 3.3k 0

不得不讀的Xilinx FPGA復(fù)位策略

盡量少使用復(fù)位，特別是少用全局復(fù)位，能不用復(fù)位就不用，一定要用復(fù)位的使用局部復(fù)位；

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)微處理器觸發(fā)器 3.3k 0

FPGA設(shè)計(jì)過(guò)程中常用的FIFO

無(wú)論何時(shí)，在復(fù)雜的 FPGA 設(shè)計(jì)過(guò)程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實(shí)現(xiàn)這一點(diǎn)的常用的是 FIFO。

2022-09-20 標(biāo)簽：fpga FPGA設(shè)計(jì)數(shù)據(jù) 3.3k 0

如何實(shí)現(xiàn)一種基于FPGA全數(shù)字高碼率QPSK調(diào)制設(shè)計(jì)？

調(diào)制信號(hào)的符號(hào)速率達(dá)到500Mbps，根據(jù)奈奎斯特采樣定理，DA的采樣頻率采用2Gbps。

2023-09-22 標(biāo)簽：濾波器 FPGA設(shè)計(jì)調(diào)制解調(diào)器 3.3k 0

FPGA中三種常用復(fù)位電路

在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開(kāi)始啟動(dòng)并保證正確運(yùn)行。本文將分別介紹FPGA中三種常用復(fù)位電路：同步復(fù)位、異步復(fù)...

2023-05-14 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 3.3k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

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識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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powerlink

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Protel 99 se

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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