在Vivado中如何寫入FPGA設(shè)計主時鐘約束？

在FPGA設(shè)計中，時序約束的設(shè)置對于電路性能和可靠性都至關(guān)重要。

2023-06-26 標(biāo)簽：收發(fā)器FPGA設(shè)計時序約束 3.3k 0

如何用FPGA并行高速運算實現(xiàn)實時的引導(dǎo)濾波算法？

首先，給出上篇中最后的matlab 引導(dǎo)濾波的代碼，如下所示。

2023-07-03 標(biāo)簽：傳感器濾波器FPGA設(shè)計 3.2k 0

FPGA純verilog編解碼SDI實現(xiàn)流程

一是使用專用編解碼芯片，比如典型的接收器GS2971，發(fā)送器GS2972，優(yōu)點是簡單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS29...

2023-06-19 標(biāo)簽：FPGA設(shè)計DDR3接收器 3.2k 0

Idelay對時序的補救

在高速信號采集的過程中，經(jīng)常會因為電路設(shè)計或者其他原因，原本設(shè)計好對應(yīng)的data_clk與data經(jīng)過線路傳輸之后在接收端時序上不能很好的對應(yīng)，這可能會...

2023-06-16 標(biāo)簽：FPGA設(shè)計RTL串行通信 3.2k 0

FPGA在數(shù)字式心率計中的電路組成及工作原理

心率計是常用的醫(yī)學(xué)檢查設(shè)備，實時準確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅...

2019-01-01 標(biāo)簽：FPGA設(shè)計FPGA技術(shù) 3.2k 0

在模塊化設(shè)計過程中編寫testbench并仿真的方法介紹

?在開始設(shè)計前，根據(jù)設(shè)計劃分好各功能模塊（為了敘述方便，這里以對“FPGA數(shù)字信號處理（十三）鎖相環(huán)位同步技術(shù)的實現(xiàn)”中設(shè)計的系統(tǒng)仿真為例）。

2023-09-04 標(biāo)簽：鎖相環(huán)FPGA設(shè)計仿真器 3.2k 0

基于fpga的過采樣技術(shù)設(shè)計

過采樣技術(shù)是數(shù)字信號處理者用來提高模數(shù)轉(zhuǎn)換器（ADC）性能經(jīng)常使用的方法之一，它通過減小量化噪聲，提高ADC的信噪比，從而提高ADC的有效分辨率［1］。...

2018-12-19 標(biāo)簽：fpgaFPGA設(shè)計Cyclone 3.2k 0

利用Artix-7 FPGA設(shè)計高性能USB器件

憑借在市場中數(shù)十億的端口數(shù)量，通用串行總線 (USB) 成為實現(xiàn)主機與外設(shè)之間千兆位以下連接的首選接口。不過，由于 USB 規(guī)范有著嚴格的浪涌電流和穩(wěn)態(tài)...

2016-08-16 標(biāo)簽：FPGAFPGA設(shè)計USB 3.1k 0

如何實現(xiàn)FPGA設(shè)計與PCB設(shè)計并行

電子工業(yè)背后的推動力是對更快、更便宜的產(chǎn)品的需求以及在競爭廠商之前將產(chǎn)品推向市場。IC技術(shù)的進步一直以來就是促使功能增加和性能提高的主要因素之一，而FP...

2019-05-24 標(biāo)簽：icfpga設(shè)計pcb設(shè)計 3.1k 0

設(shè)計Verilog時為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計寄存器Verilog 3k 0

IP保護的各種途徑

本應(yīng)用筆記介紹了FPGA (現(xiàn)場可編程門陣列)及其如何保護系統(tǒng)的關(guān)鍵功能和知識產(chǎn)權(quán)(IP)。本文探討了IP保護的各種途徑。SHA-1質(zhì)詢-響應(yīng)認證被認為...

2017-11-22 標(biāo)簽：fpga設(shè)計 3k 0

為什么說Vivado是基于IP的設(shè)計？

Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強調(diào)系統(tǒng)級的設(shè)計思想及以IP為核心的設(shè)計理念，突出IP核在數(shù)字系統(tǒng)設(shè)計中的作用。

2023-09-17 標(biāo)簽：FPGA設(shè)計寄存器C語言 3k 0

時鐘抖動會影響建立時間和保持時間違例嗎？

首先，我們需要理解什么是時鐘抖動。簡而言之，時鐘抖動（Jitter）反映的是時鐘源在時鐘邊沿的不確定性（Clock Uncertainty）。

2023-06-02 標(biāo)簽：FPGA設(shè)計時鐘抖動STA 3k 0

AXI實戰(zhàn)(一)-搭建簡單仿真環(huán)境

在驗證中有三個核心組件:Driver(驅(qū)動器/激勵)，Monitor（監(jiān)測器），Checker（比較器）。在這里實際上我們只需要了解其中最核心的Driv...

2023-06-27 標(biāo)簽：驅(qū)動器FPGA設(shè)計比較器 3k 0

基于FPGA的深度學(xué)習(xí)CNN加速器設(shè)計方案

因為CNN的特有計算模式，通用處理器對于CNN實現(xiàn)效率并不高，不能滿足性能要求。 因此，近來已經(jīng)提出了基于FPGA，GPU甚至ASIC設(shè)計的各種加速器來...

2023-06-14 標(biāo)簽：處理器FPGA設(shè)計存儲器 3k 0

Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】

從 FPGA 應(yīng)用角度看看 AMBA 總線中的 AXI4 總線。

2023-06-21 標(biāo)簽：控制器FPGA設(shè)計DDR 3k 0

verilog實現(xiàn)簡單分頻器的方案

偶數(shù)分頻最為簡單，很容易用模為N的計數(shù)器實現(xiàn)50%占空比的時鐘信號，即每次計數(shù)滿N（計到N-1）時輸出時鐘信號翻轉(zhuǎn)。

2023-06-28 標(biāo)簽：FPGA設(shè)計分頻器計數(shù)器 2.9k 0