verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

fpga用什么語(yǔ)言編程

FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）的編程主要使用硬件描述語(yǔ)言（HDL），其中最常用的是Verilog HDL和VHDL。

2024-03-14 標(biāo)簽：FPGA 集成電路 Verilog 3.8k 0

SystemVerilog中$cast的應(yīng)用

SystemVerilog casting意味著將一種數(shù)據(jù)類型轉(zhuǎn)換為另一種數(shù)據(jù)類型。在將一個(gè)變量賦值給另一個(gè)變量時(shí)，SystemVerilog要求這兩個(gè)...

2022-10-17 標(biāo)簽：Verilog System CAST 3.7k 0

固定優(yōu)先級(jí)的仲裁round robin算法介紹

當(dāng)總線上有多個(gè)master，他們都能發(fā)起傳輸請(qǐng)求req，要求占用總線。但資源是有限的，需要去仲裁誰(shuí)獲得總線使用權(quán)grant。

2023-05-17 標(biāo)簽：算法 Verilog 總線 3.7k 0

找verilog bug的利器—notepad++介紹

相信大家寫(xiě)verilog代碼的時(shí)候，都會(huì)用到notepad++，大家也知道notepad++可以和vivado關(guān)聯(lián)使用，這樣寫(xiě)起工程代碼的時(shí)候，調(diào)試很方便。

2023-12-21 標(biāo)簽：Verilog Vivado 3.7k 0

verilog中端口類型有哪三種

在 Verilog 中，端口類型有三種：輸入端口（input）、輸出端口（output）和雙向端口（inout）。輸入端口（input）用于接收來(lái)自其...

2024-02-23 標(biāo)簽：模塊 Verilog 端口 3.7k 0

基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設(shè)計(jì)

傳統(tǒng)TCP/IP技術(shù)處理數(shù)據(jù)包需通過(guò)操作系統(tǒng)和其他軟件層，導(dǎo)致數(shù)據(jù)在系統(tǒng)內(nèi)存、處理器緩存和網(wǎng)絡(luò)控制器緩存間頻繁復(fù)制，增加了服務(wù)器CPU和內(nèi)存的負(fù)擔(dān)，特別...

2023-10-24 標(biāo)簽：內(nèi)存網(wǎng)卡 Verilog 3.7k 0

奇偶校驗(yàn)器的設(shè)計(jì)方法和特點(diǎn)

奇偶校驗(yàn)是一種簡(jiǎn)單、實(shí)現(xiàn)代價(jià)小的檢錯(cuò)方式，常用在數(shù)據(jù)傳輸過(guò)程中。對(duì)于一組并行傳輸?shù)臄?shù)據(jù)（通常為8比特），可以計(jì)算岀它們的奇偶校驗(yàn)位并與其一起傳輸。接收端...

2023-09-05 標(biāo)簽：Verilog 計(jì)數(shù)器奇偶校驗(yàn)器 3.6k 0

CRC校驗(yàn)verilog代碼如何生成？

CRC碼存儲(chǔ)或傳送后，在接收方進(jìn)行校驗(yàn)過(guò)程，以判斷數(shù)據(jù)是否有錯(cuò)，若有錯(cuò)則進(jìn)行糾錯(cuò)。一個(gè)CRC碼一定能被生成多項(xiàng)式整除，所以在接收方對(duì)碼字用同樣的生成多項(xiàng)...

2023-04-11 標(biāo)簽：存儲(chǔ)器 crc Verilog 3.6k 0

spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開(kāi)發(fā)流程

SpinalHDL是基于Scala全新的硬件描述語(yǔ)言，解決了不少Verilog等傳統(tǒng)HDL語(yǔ)言的痛點(diǎn)，可以快速的完成某些IP的開(kāi)發(fā)，和完美的融入現(xiàn)有的開(kāi)...

2023-07-27 標(biāo)簽：開(kāi)發(fā)Verilog spinalhdl 3.6k 0

Verilog常用的循環(huán)語(yǔ)句及用途

本文主要介紹verilog常用的循環(huán)語(yǔ)句，循環(huán)語(yǔ)句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。

2023-05-12 標(biāo)簽：fpga FPGA設(shè)計(jì)verilog 3.6k 0

在沒(méi)有綜合工具情況下，如何設(shè)計(jì)數(shù)字電路？

雖然在FPGA中，利用綜合工具來(lái)可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒(méi)有綜合工具的情況下，如何設(shè)計(jì)出數(shù)字電路呢...

2020-06-17 標(biāo)簽：fpga Verilog 數(shù)字電路 3.6k 0

FPGA技術(shù)之Verilog語(yǔ)法基本概念

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2022-12-08 標(biāo)簽：fpga Verilog Verilog HDL 3.6k 0

在SOC環(huán)境里面C代碼是怎么執(zhí)行的？

是通過(guò)DPI實(shí)現(xiàn)SV和C的交互，然后用 SV的task將C的數(shù)據(jù)轉(zhuǎn)成對(duì)應(yīng)的總線數(shù)據(jù)下發(fā)到各個(gè)外設(shè)？

2023-11-06 標(biāo)簽：寄存器 soc Verilog 3.5k 0

一文詳解Verilog表達(dá)式

表達(dá)式由操作符和操作數(shù)構(gòu)成，其目的是根據(jù)操作符的意義得到一個(gè)計(jì)算結(jié)果。表達(dá)式可以在出現(xiàn)數(shù)值的任何地方使用。

2023-05-29 標(biāo)簽：寄存器存儲(chǔ)器 Verilog 3.5k 0

基于Verilog的PS/2接口控制程序

通過(guò)Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤(pán)、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤(pán)輸入的數(shù)據(jù)在LCD上面顯...

2017-11-22 標(biāo)簽：verilog rs232 3.5k 0

Verilog HDL中常用預(yù)編譯命令介紹

`timescale命令用于在文件中指明時(shí)間單位和時(shí)間精度，通常在對(duì)文件進(jìn)行仿真時(shí)體現(xiàn)。EDA工具可以支持在一個(gè)設(shè)計(jì)中可根據(jù)仿真需要在不同模塊里面指定不...

2022-03-15 標(biāo)簽：仿真 Verilog eda 3.5k 0

cordic算法verilog實(shí)現(xiàn)（簡(jiǎn)單版）

cordic算法verilog實(shí)現(xiàn)（簡(jiǎn)單版）(轉(zhuǎn)載）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 標(biāo)簽：verilog cordic 3.5k 0

ADS VerilogA的權(quán)宜之計(jì)—直接解決ADS向量端口問(wèn)題

在ADS中建立一個(gè)Verilog-A模塊，方法如下

2023-11-09 標(biāo)簽：Verilog ADS仿真 3.5k 0

SystemVerilog：處理信號(hào)雙驅(qū)動(dòng)問(wèn)題解析

在SystemVerilog中，類型可以分為線網(wǎng)(net)和變量(variable)。線網(wǎng)的賦值設(shè)定與Verilog的要求相同，即線網(wǎng)賦值需要使用連續(xù)賦...

2023-10-13 標(biāo)簽：信號(hào)處理 Verilog Makefile 3.5k 0

unpacked數(shù)組和packed數(shù)組的主要區(qū)別

unpacked數(shù)組和packed數(shù)組的主要區(qū)別是unpacked數(shù)組在物理存儲(chǔ)時(shí)不能保證連續(xù)，而packed數(shù)組則能保證在物理上連續(xù)存儲(chǔ)。

2022-10-18 標(biāo)簽：存儲(chǔ)Verilog 數(shù)組 3.5k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

+關(guān)注

ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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