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      標簽　>　verilog

      verilog

      +關(guān)注30人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：711個 瀏覽：113751次 帖子：940個

      verilog技術(shù)

      如何在verilog中使用If語句和case語句？

      我們在上一篇文章中已經(jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog 代碼。

      2023-04-18 標簽：Verilog編程語言觸發(fā)器 6.7k 0

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      格雷碼是一種循環(huán)二進制編碼，特點是相鄰數(shù)變化時只有一位數(shù)據(jù)跳變。

      2023-01-17 標簽：二進制仿真Verilog 6.5k 0

      偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻詳解

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      初學 Verilog 時許多模塊都是通過計數(shù)與分頻完成設(shè)計，例如 PWM 脈寬調(diào)制、頻率計等。而分頻邏輯往往通過計數(shù)邏輯完成。本節(jié)主要對偶數(shù)分頻、奇數(shù)分...

      2023-03-29 標簽：PWMVerilog時鐘 6.5k 0

      什么是組合邏輯電路 如何使用verilog描述組合邏輯電路

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      邏輯電路在任何時刻產(chǎn)生的穩(wěn)定的輸出信號僅僅取決于該時刻的輸入信號，而與過去的輸入信號無關(guān)，即與輸入信號作用前的狀態(tài)無關(guān)，這樣的電路稱為組合邏輯電路。

      2020-08-08 標簽：邏輯電路Verilog 6.4k 0

      使用VCS觀察Verilog二維數(shù)組仿真值的方法

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      FIR設(shè)計過程中，不可避免使用到reg/wire的二維數(shù)組；

      2023-06-06 標簽：FIRVerilogVCS 6.3k 0

      verilog輕松實現(xiàn)高分辨率DDS

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      根據(jù)公式2我們可以得到：N越大，也就是頻率控制字位寬越大，那么分辨率越高，我們設(shè)置的任意頻率都可以做到更接近，頻譜上就越看不出差別。而且我們可以知道，這...

      2019-02-04 標簽：VerilogDDS調(diào)整器 6.3k 0

      PS2鍵盤編碼Verilog源程序分享

      之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字...

      2018-07-15 標簽：Verilog源程序PS2鍵盤 6.3k 0

      如何利用verilog驗證二分法查找的設(shè)計代碼

      下面是產(chǎn)生輸出文件的過程，這里我們設(shè)置輸出結(jié)果的格式是fsdb，當然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小，而且利用verdi的波形...

      2018-11-26 標簽：電路服務(wù)器verilog 6.2k 0

      常用的時序反標方法和EDA工具反標方法

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      前段時間，一個朋友聊敘到這個后仿真任務(wù)命令都咋用，隨即整理了下，可以完成基本的后仿真不成問題，但是如果還要完成一些其他的幺蛾子，那就需要各位仔細研讀各工...

      2023-10-25 標簽：仿真VerilogSystem 6.2k 0

      基于FPGA的Verilog實現(xiàn)VGA驅(qū)動電路

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      VGA全稱是Video Graphics Array，即視頻圖形陣列，是一個使用模擬信號進行視頻傳輸?shù)臉藴省７直媛矢?，顯示速度快。 一、傳輸協(xié)議 VGA...

      2020-11-20 標簽：fpgaVerilog模擬信號 6.1k 0

      基于Verilog實現(xiàn)2ASK的調(diào)制

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      在進行無線通信時，基帶產(chǎn)生的信號需要通過天線發(fā)送出去，需要滿足一個條件，即欲發(fā)射信號的波長與天線的尺寸可比擬（通常認為天線尺寸應(yīng)大于波長的十分之一），這...

      2019-04-29 標簽：無線通信Verilog2ASK 6k 0

      ModelSim手動仿真教程

      在開始動手仿真之前，首先，我們需要創(chuàng)建一個文件夾用來放置我們的 ModelSim 仿真工程文件，這里我們就在之前創(chuàng)建的 Quartus 工程目錄下的 s...

      2022-07-11 標簽：仿真VerilogModelSim 6k 0

      淺談SystemVerilog中的數(shù)據(jù)類型轉(zhuǎn)換

      兩種形式實現(xiàn)的功能都是將源表達式src_exp轉(zhuǎn)換給目標變量dest_var，那么既生瑜何生亮，實現(xiàn)的功能都一樣，在具體使用時仿真工具或者用戶如何知道使...

      2022-09-28 標簽：VerilogSystem數(shù)據(jù)類型 5.9k 0

      IC設(shè)計基礎(chǔ)：Verilog計算1的數(shù)量

      如下所示，采用循環(huán)語句+移位+邏輯與1+累加來實現(xiàn)1的統(tǒng)計。最終調(diào)用函數(shù)獲得輸入信號中1的數(shù)量。

      2023-05-11 標簽：IC設(shè)計信號Verilog 5.8k 0

      如何用小腳丫FPGA核心板實現(xiàn)4位加法器功能

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      在上次的文章 - 淺談“數(shù)字電路”的學習（8）- 編碼器、譯碼器、多路復(fù)用器、解復(fù)用器的關(guān)系和應(yīng)用 - 中，我梳理了一下數(shù)字電路教程中組合邏輯部分的一些...

      2021-10-11 標簽：電路Verilog加法器 5.8k 0

      SystemVerilog中“軟約束”與“硬約束”的應(yīng)用示例

      示例中采用的是“硬約束”，因為定義在類中的約束與隨機時指定的內(nèi)嵌約束“矛盾”，所以導(dǎo)致約束解析器解析隨機失敗，即“硬約束”要求所有相關(guān)的約束條件不能互相...

      2023-03-15 標簽：VerilogSystem 5.8k 0

      Verilog邏輯設(shè)計中的循環(huán)語句和運算符

      “ 本文主要分享了在Verilog設(shè)計過程中一些經(jīng)驗與知識點，主要包括循環(huán)語句(forever、repeat、while和for)、運算符?！?/p>

      2022-03-15 標簽：VerilogC語言 5.8k 0

      時序電路之DFF理解

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      對于DFF，之前理解的，DFF在時鐘的上升沿進行對D端的數(shù)據(jù)采集，再下一個時鐘的上升沿來臨，Q端輸出D端采集的數(shù)據(jù)。

      2023-05-10 標簽：寄存器Verilog時序電路 5.8k 0

      詳解Verilog的一些基本要素

      前面已經(jīng)說到，模塊名的定義要符合標識符的定義，那么什么是標識符呢？它的語法是什么呢？

      2019-02-11 標簽：寄存器verilog 5.8k 0

      Verilog狀態(tài)機+設(shè)計實例

      Verilog狀態(tài)機+設(shè)計實例

      在verilog中狀態(tài)機的一種很常用的邏輯結(jié)構(gòu)，學習和理解狀態(tài)機的運行規(guī)律能夠幫助我們更好地書寫代碼，同時作為一種思想方法，在別的代碼設(shè)計中也會有所幫助...

      2024-02-12 標簽：Verilog狀態(tài)機 5.8k 0

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
      • 靜電防護
        靜電防護
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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        PCB封裝
        +關(guān)注
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        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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        +關(guān)注
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        面包板
        +關(guān)注
        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
      • candence
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        +關(guān)注
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        AXI
        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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        特性阻抗
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        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
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        驅(qū)動電流
        +關(guān)注
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        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當性能，性價比提高了一倍，功耗降低了一半。
      • Protel DXP
        Protel DXP
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