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如何利用XPIO構建并實現(xiàn)帶有Strobe的高速接口設計
在 AMD Versal 自適應 SoC 器件中,SelectIO 是實現(xiàn)高速接口的重要組成部分。它為器件提供了靈活且高性能的通用 I/O 資源,支持多...
AMD Versal自適應SoC內(nèi)置自校準的工作原理
本文提供有關 AMD Versal 自適應 SoC 內(nèi)置自校準 (BISC) 工作方式的詳細信息。此外還詳述了 Versal 的異步模式及其對 BISC...
AMD Vivado IP integrator的基本功能特性
我們還將帶您了解在 AMD Zynq UltraScale+ MPSoC 開發(fā)板與 AMD Versal 自適應 SoC 開發(fā)板上使用 IP integ...
本篇博客演示了在 ZCU208 評估板和 ZCU216 評估板中通過運行簡單的 RFDC 示例來快速檢查 RFDC IP 初始化的過程。它使用“rfdc...
2025-09-23 標簽:amd數(shù)據(jù)轉(zhuǎn)換器Vivado 432 0
AMD 7nm Versal系列器件引入了可編程片上網(wǎng)絡(NoC, Network on Chip),這是一個硬化的、高帶寬、低延遲互連結構,旨在實現(xiàn)可...
2025-09-19 標簽:amd片上網(wǎng)絡NoC 1.8k 0
如何在AMD Vitis Unified 2024.2中連接到QEMU
在本篇文章我們將學習如何在 AMD Vitis Unified 2024.2 中連接到 QEMU。 這是本系列的第 2 篇博文。要了解如何設置和使用 Q...
在AMD Versal自適應SoC上使用QEMU+協(xié)同仿真示例
在任意設計流程中,仿真都是不可或缺的關鍵組成部分。它允許用戶在無任何物理硬件的情況下對硬件系統(tǒng)進行確認。這篇簡短的博客將介紹如何使用 QEMU + 協(xié)同...
AMD Versal自適應SoC上的級聯(lián)模式示例
本篇博文主要講解在 PL 中如何使用 AXI Interrupt Controller (INTC) 的級聯(lián)模式,將 IP 核超過 32 個的中斷連接到...
本文講述了AMD UltraScale /UltraScale+ FPGA 原生模式下,異步模式與同步模式的對比及其對時鐘設置的影響。
使用AMD Vitis Unified IDE創(chuàng)建HLS組件
這篇文章在開發(fā)者分享|AMD Vitis HLS 系列 1 - AMD Vivado IP 流程(Vitis 傳統(tǒng) IDE) 的基礎上撰寫,但使用的是 ...
基于AMD Versal器件實現(xiàn)PCIe5 DMA功能
Versal是AMD 7nm的SoC高端器件,不僅擁有比16nm性能更強的邏輯性能,并且其PS系統(tǒng)中的CPM PCIe也較上一代MPSoC PS硬核P...
如何使用AMD Vitis HLS創(chuàng)建HLS IP
本文逐步演示了如何使用 AMD Vitis HLS 來創(chuàng)建一個 HLS IP,通過 AXI4 接口從存儲器讀取數(shù)據(jù)、執(zhí)行簡單的數(shù)學運算,然后將數(shù)據(jù)寫回存...
您是否準備將設計遷移到 AMD Versal 自適應 SoC?設計基線是一種行之有效的時序收斂方法,可在深入研究復雜的布局布線策略之前,幫您的 RTL ...
Versal 600G DCMAC Subsystem LogiCORE IP產(chǎn)品指南
AMD 自適應計算文檔按一組標準設計進程進行組織,以便幫助您查找當前開發(fā)任務相關的內(nèi)容。您可以在設計中心頁面上訪問 AMD Versal 自適應 SoC...
AMD Versal Adaptive SoC Clock Wizard AXI DRP示例
本文將使用 Clocking Wizard 文檔 PG321 中的“通過 AXI4-Lite 進行動態(tài)重配置的示例”章節(jié)作為參考。
如何使用One Spin檢查AMD Vivado Design Suite Synth的結果
本文講述了如何使用 One Spin 檢查 AMD Vivado Design Suite Synth 的結果(以 Vivado 2024.2 為例)。
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