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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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京微齊力新版福晞軟件工具全面優(yōu)化FPGA設(shè)計(jì)環(huán)境
FPGA 設(shè)計(jì)開發(fā)過(guò)程中,軟件是工程師必不可少的工具,好的軟件開發(fā)環(huán)境可以簡(jiǎn)化設(shè)計(jì)者的設(shè)計(jì)流程,縮短開發(fā)時(shí)間,提升整體設(shè)計(jì)效率。
如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測(cè)試
本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測(cè)試。SRAM是一種非易失性存儲(chǔ)器,具有高速讀取和寫入的特點(diǎn)。在FPGA中實(shí)現(xiàn)...
NDK有源晶振與FPGA的協(xié)同設(shè)計(jì)
NDK日本電波NP3225SAD有源晶振為FPGA主時(shí)鐘提供100~156.25MHz高頻穩(wěn)定信號(hào),其±20ppm頻率穩(wěn)定性、-150dBc/Hz低相位...
FPGA原型驗(yàn)證實(shí)戰(zhàn):如何應(yīng)對(duì)外設(shè)連接問(wèn)題
在芯片設(shè)計(jì)驗(yàn)證中,我們常常面臨一些外設(shè)連接問(wèn)題:速度不匹配,或者硬件不支持。例如運(yùn)行在硬件仿真器或FPGA原型平臺(tái)上的設(shè)計(jì),其時(shí)鐘頻率通常只有幾十MHz...
2025-10-22 標(biāo)簽:FPGA芯片設(shè)計(jì)PCIe 108 0
【VPX650 】青翼凌云科技基于 VPX 系統(tǒng)架構(gòu)的 VU13P FPGA+ZYNQ SOC 超寬帶信號(hào)處理平臺(tái)
VPX650 是一款基于 6U VPX 系統(tǒng)架構(gòu)的 VU13P FPGA + XC7Z100 SOC 超寬帶信號(hào)處理平臺(tái),該平臺(tái)采用一片 Xilinx...
基于FPGA開發(fā)板TSP的串口通信設(shè)計(jì)
本文詳細(xì)介紹基于Terasic FPGA開發(fā)板TSP(又名C5P和OSK)和其板載CP2102N USB-UART橋接芯片的串口通信系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)。系統(tǒng)...
基于FPGA開發(fā)板DE23-Lite的串口通信設(shè)計(jì)
DE23-Lite開發(fā)板提供了一個(gè)UART通信接口(物理接口是下圖的Type C接口),用戶能夠通過(guò)主機(jī)與Agilex 3 FPGA進(jìn)行串口通信。
如何用FPGA實(shí)現(xiàn)4K視頻的輸入輸出與處理
在游戲、影視和顯示領(lǐng)域,4K 已經(jīng)成為標(biāo)配。而今天,我們就來(lái)聊聊——如何用 FPGA 實(shí)現(xiàn) 4K 視頻的輸入輸出與處理。
FPGA+DSP/ARM架構(gòu)開發(fā)與應(yīng)用
自中高端FPGA技術(shù)成熟以來(lái),F(xiàn)PGA+DSP/ARM架構(gòu)的硬件設(shè)計(jì)在眾多工業(yè)領(lǐng)域得到廣泛應(yīng)用。例如無(wú)線通信、圖像處理、工業(yè)控制、儀器測(cè)量等。
本質(zhì)上就是對(duì)數(shù)據(jù)進(jìn)行多級(jí)寄存器緩存,延遲時(shí)間以clk的一個(gè)周期為單位,消耗的就是寄存器。比較適合延遲固定周期以及延遲周期比較短的情況。
2025-10-15 標(biāo)簽:FPGA寄存器計(jì)數(shù)器 162 0
在 FPGA 中測(cè)試 DDR 帶寬時(shí),帶寬無(wú)法跑滿是常見問(wèn)題。下面我將從架構(gòu)、時(shí)序、訪問(wèn)模式、工具限制等多個(gè)維度,系統(tǒng)梳理導(dǎo)致 DDR 帶寬跑不滿的常見...
基于FPGA的CLAHE圖像增強(qiáng)算法設(shè)計(jì)
CLAHE圖像增強(qiáng)算法又稱為對(duì)比度有限的自適應(yīng)直方圖均衡算法,其算法原理是通過(guò)有限的調(diào)整圖像局部對(duì)比度來(lái)增強(qiáng)有效信號(hào)和抑制噪聲信號(hào)。
2025-10-15 標(biāo)簽:FPGA算法圖像增強(qiáng) 174 0
使用Chip2Chip+Aurora實(shí)現(xiàn)一個(gè)簡(jiǎn)單的DEMO
你有沒(méi)有遇過(guò)這種情況:系統(tǒng)里有兩塊 FPGA 或者 FPGA + CPU + FPGA,需要它們之間高速、低延遲、可靠地互傳數(shù)據(jù),甚至需要像訪問(wèn)本地內(nèi)存...
在高速串行通信中,CDR(Clock-Data-Recovery)時(shí)鐘與數(shù)據(jù)恢復(fù)功能起著關(guān)鍵作用。CDR電路可以從數(shù)據(jù)流中同時(shí)提取出數(shù)據(jù)和時(shí)鐘,鏈路上不...
2025-09-30 標(biāo)簽:FPGA串行通信時(shí)鐘系統(tǒng) 1.4k 0
?基于Microchip MIPI CSI-2 Transmitter FMC卡的技術(shù)解析與應(yīng)用實(shí)踐
Microchip Technology VIDEO-DC-MIPITX CSI-2 MIPI Transmit FMC卡采用PolarFire^?^ ...
【FPGA 開發(fā)分享】如何在 Vivado 中使用 PLL IP 核生成多路時(shí)鐘
EsteemPCB Academy 是一個(gè)專注于 FPGA、嵌入式系統(tǒng)與硬件開發(fā)的技術(shù)學(xué)習(xí)平臺(tái),致力于通過(guò)通俗易懂的課程內(nèi)容,幫助工程師和學(xué)習(xí)者快速掌握...
2025-09-28 標(biāo)簽:FPGApllFPGA開發(fā) 6.3k 0
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